TSMC A16(1.6 nm) 개발·검증 완료 — Q4 양산 목표
TSMC의 차세대 A16 공정이 개발·검증 단계를 마쳤고, 올해 4분기 양산이 목표로 잡혔다는 보도가 나왔습니다. A16의 핵심은 단순한 선폭 축소보다 Super Power Rail(SPR), 즉 backside power delivery network(BSPDN)에 있습니다.
전통적인 칩에서는 앞면 금속층이 신호 배선과 전력 배선을 모두 담당합니다. 트랜지스터 밀도가 높아질수록 routing congestion과 IR drop이 심해집니다. A16은 전력망을 wafer backside로 분리하면서 앞면 interconnect를 신호에 더 많이 쓸 수 있게 합니다.
구조적으로 보면:
Front side → signal interconnect
Back side → VDD/GND power delivery
로 역할을 나누는 셈입니다.
보도된 TSMC 수치로는 N2P 대비 **성능 +810%, 전력 -1520%, 밀도 +8~10%**가 목표입니다. AI/HPC처럼 전류 밀도가 높은 대형 칩에서 BSPDN의 의미가 특히 큽니다.
또 하나 흥미로운 점은 CoWoS 병목 때문에 일부 첨단 패키징 작업을 경쟁사인 Intel의 말레이시아 시설이 보완하는 식의 '경쟁 + 분업' 구조가 나타난다는 것입니다.
회로설계 관점에서 앞으로 advanced node를 볼 때 transistor 구조만 보면 부족합니다. PDN → IR drop → package → VRM → thermal까지 같이 보는 게 increasingly 중요합니다. 특히 power integrity는 AI accelerator와 아주 직접적으로 연결되는 영역입니다.